Xezim：基于Rust的SystemVerilog模拟器

Xezim是一个轻量级的SystemVerilog模拟器，完全使用Rust编程语言编写。该项目的主要目标是提供一个用于实验、学习以及探索AI辅助芯片设计工作流程的平台。Xezim最初以sisSIM的名字开发，随后更名为xezim，但其核心功能和API保持不变。

项目的动机源于传统EDA工具开发的高门槛——通常需要庞大的工程团队和多年的开发周期。Xezim旨在验证一个关键问题：一个小型团队，甚至是一名工程师在AI工具的辅助下，能否构建出核心的EDA基础设施，例如SystemVerilog模拟器？

目前，Xezim已经具备多项功能：支持SystemVerilog模块解析、信号与网络表示、连续赋值、基本表达式求值、组合逻辑仿真以及时序仿真基础设施。它还包含一个测试执行框架，并支持多种波形转储格式，包括标准的VCD（通过$dumpfile/$dumpvars）、XTrace v1.0（支持可选的zstd压缩和范围过滤）以及AITRACE-T格式。

项目结构分为三个相互关联的仓库：xezim-core提供共享库（包含解析器、细化器、值和SDF处理），xezim是本仓库，包含字节码解释器和事件驱动的仿真器，而xezim-b则是一个原生编译器，可以将细化的设计直接编译为Rust代码并链接成独立二进制文件。本仓库的源代码目录结构清晰：src/compiler下包含仿真器和字节码编译器，lib.rs封装了核心功能，main.rs是命令行入口点。

测试方面，Xezim包含大量集成测试用例，其中许多源自Icarus Verilog测试套件，用于验证真实世界中的Verilog/SystemVerilog边缘情况。构建过程简单，只需安装Rust工具链并克隆相关仓库即可。

Xezim的长远愿景包括AI辅助EDA开发、快速仿真原型设计、云规模仿真以及分布式多CPU仿真。该项目采用Apache License 2.0开源协议，并感谢Icarus Verilog项目、Rust社区以及开源EDA项目提供的资源。