随着半导体制造工艺向亚2nm节点推进，局部布局布线（P&R）的设计规则违反（DRV）修复面临前所未有的挑战。在先进节点中，复杂规则交互、密集的多层布线几何形状以及代工厂特定的约束使得传统依赖人工经验和规则检查的方法效率低下。尽管大语言模型（LLM）在EDA脚本和文档生成方面展现出强大能力，但其在视觉布局理解方面的应用仍处于空白状态：从布局图像中诊断DRC违反需要精确的几何推理和代工厂规则知识，而通用视觉语言模型（VLM）缺乏这些能力。
为了解决这一问题，研究者提出了SCALE框架，该框架包含一个自监督布局生成阶段，专为先进节点的局部DRV修复而设计。SCALE首先将多层布局几何序列化为结构化文本，然后微调一个语言模型，使其仅从周围BEOL上下文（即后段制程布线层）中重建随机掩码的多边形，整个过程无需任何违反标签。在推理阶段，通过自然语言规则约束和高温采样，模型被引导生成多样化的、易于出现违反的布局变体。这些变体随后经过工业级签核DRC检查器的验证，从而产生带有DRC标注的布局-违反对，用于微调领域自适应的DRC-VLM。
最终训练出的DRC-VLM能够为局部DRV修复提供规则感知的几何指导，显著提升修复效率。在涵盖围栏、间距、宽度和色彩间距违反等100个真实亚2nm案例的测试中，该VLM将最先进agent的修复率提升了12%至25%，最高修复率可达97%。SCALE框架的创新之处在于其自监督学习方式，无需大量带标签的违反数据即可有效利用布局结构信息，结合语言模型和视觉模型的优势，为先进半导体制造中的关键难题提供了一套可扩展的解决方案。