半導体製造がサブ2nmノードへと進むにつれ、ローカル配置配線（P&R）における設計ルール違反（DRV）の修正は、複雑なルール相互作用、高密度多層配線ジオメトリ、ファウンドリ固有の制約により深刻な問題となっています。従来の手法は人手による経験とルールチェックに依存しており、効率が低いという課題があります。大規模言語モデル（LLM）はEDAスクリプトやドキュメント生成で強力な能力を示していますが、視覚的なレイアウト理解への応用はほとんど未開拓です。レイアウト画像からDRC違反を診断するには、正確な幾何学的推論とファウンドリ固有のルール知識が必要ですが、汎用VLMの訓練には欠けています。
この問題に対処するため、研究者らはSCALEフレームワークを提案しました。このフレームワークには、先進ノード向けのローカルDRV修正のための自己教師ありレイアウト生成段階が含まれています。SCALEは多層レイアウトジオメトリを構造化テキストにシリアル化し、微調整された言語モデルが周囲のBEOLコンテキストのみからランダムにマスクされたポリゴンを再構築することを学習します。このプロセスには違反ラベルは一切不要です。推論時には、自然言語のルール制約と高温サンプリングを用いることで、多様で違反を起こしやすいレイアウトバリアントの生成を誘導します。生成されたバリアントは工業用サインオフDRCチェッカーで検証され、DRC注釈付きのレイアウト-違反ペアが生成されます。これらのペアはドメイン適応型DRC-VLMの微調整に使用されます。
このDRC-VLMはローカルDRV修正のためのルール認識幾何学的ガイダンスを提供し、エンクロージャ、スペーシング、幅、カラースペーシング違反を含む100の実サブ2nmケースにおいて、最先端エージェントの解決率を12～25%（最高97%）向上させました。SCALEフレームワークは、自己教師あり学習を活用してラベルなしでレイアウト構造を学習できることを示し、言語モデルとビジョンモデルを組み合わせることで、先進半導体製造における重要な課題に取り組むものです。