NVIDIA利用Vera CPU加速下一代CPU和GPU的设计

现代芯片设计的复杂性持续增长，工程团队需要开发越来越复杂的CPU、GPU和AI系统。为应对这一挑战，NVIDIA正与行业领导者Cadence和Synopsys合作，针对NVIDIA Vera CPU优化关键的电子设计自动化（EDA）应用。NVIDIA正在将Vera部署到用于开发下一代CPU和GPU的EDA工作流中，展示了高性能CPU架构如何加速一些行业中要求最严苛的工程负载。

芯片生产的步伐取决于EDA的加速，进而影响整个行业技术的发展节奏。仿真、验证和实现技术在半导体开发中扮演核心角色。在芯片进入制造之前的数年里，工程师们通过成千上万次迭代来验证行为、发现边界情况并优化设计。尽管GPU和AI加速了许多芯片设计环节，但一些关键的EDA负载仍高度依赖CPU性能。逻辑仿真、形式验证和部分数字实现往往依赖于快速的单核性能、高效的内存系统和强大的整体吞吐量。这使得CPU架构成为决定工程团队验证设计、探索方案和推动产品走向流片速度的关键因素。

NVIDIA的初步测试涵盖了几款领先的EDA应用，结果突显了Vera在加速芯片设计中最计算密集型两个阶段的能力。Cadence Jasper形式验证平台利用智能证明技术和机器学习，在设计周期早期发现并修复漏洞，提高验证效率。Synopsys VCS是一款高性能功能验证解决方案，用于在制造前模拟和验证复杂芯片设计。测试中，两者在相同核心数下均表现出高达1.5倍的性能提升。

除了基准测试结果，NVIDIA还与两家公司密切合作，进行应用剖析、软件优化和系统级调优，旨在逐步提高更广泛工作流中的工程生产力。

Vera被部署到NVIDIA用于创造未来处理器的EDA工作流中。Vera结合了88个自定义NVIDIA Olympus CPU核心、高能效LPDDR5X内存子系统和第二代NVIDIA可扩展一致性架构，为要求苛刻的工程应用提供强大的单核性能、高内存带宽和持续的低延迟。这些能力对混合延迟敏感任务和跨计算农场的大规模回归测试尤为重要。更快的执行可缩短单个验证周期，而更高的吞吐量使工程师能够在相同的开发窗口内评估更多设计方案并完成更多验证。

从寄存器传输级（RTL）到硅片，工程师在定义处理器架构和微架构后，用RTL描述大部分行为。多个验证和实现技术协同工作，将设计转化为可制造的硅片。这些工作流涵盖逻辑仿真、形式验证、回归测试和数字实现，帮助工程师验证功能、发现边界情况并转化为可制造的硅片。由于这些阶段相互关联，验证吞吐量的提升有助于组织更早发现问题，减少昂贵的下游设计迭代。

NVIDIA在其自身工程工作流中部署Vera，反映了一种更广泛的战略：用最适合任务的计算架构加速每个负载。在EDA领域，GPU和AI持续加速许多算法，而高性能CPU对关键的仿真、验证和实现负载仍然不可或缺。两者共同提升整个设计周期的性能。展望未来，NVIDIA计划在Vera基础上推出下一代Rosa CPU（搭载NVIDIA Rigel核心），同时在其CPU路线图上持续优化领先的EDA应用。通过使用NVIDIA CPU帮助设计未来的NVIDIA CPU和GPU，公司正在创建一个硅设计、软件优化和系统工程之间的持续反馈循环，每一代都为下一代奠定基础。