IBM、1チップに約1000億トランジスタを搭載可能に──その重要性

IBMは、世界初のサブ1ナノメートル・チップ技術を発表した。新たな3D NanoStackトランジスタアーキテクチャを採用し、0.7nm（7オングストローム）ノードで約1000億個のトランジスタを指先大のダイに集積。これはIBMが2021年に発表した2nmテストチップの約2倍の密度であり、現在の最先端商用チップが約800億トランジスタであることを考えれば、大幅な進歩である。

NanoStackの核心は、ナノシートトランジスタを垂直方向に積層する3次元構造にある。従来のナノシート技術とは異なり、2つのナノシートトランジスタを超薄膜誘電体で接合して1つの垂直構造とし、各層を独立に最適化して両側からコンタクトを取る。各トランジスタは3枚の5nm未満の厚さのナノシート（約15シリコン原子分）で構成され、約9nmのスペーサーで隔てられている。これにより、上下のデバイスで異なるチャネル材料、誘電体、金属を使用でき、IBMはこれを単一のトリックではなく、7Å、5Å、3Å、さらには1Åまで拡張可能なトランジスタプラットフォームと位置付けている。

性能面では、IBMの2nmノードとの内部比較に基づき、0.7nmチップは同一消費電力で最大50%高い性能、または同一性能で最大70%低い消費電力を実現。さらに、SRAMセル面積のスケーリング効率が40%向上し、これは業界で10年以上見られなかった改善だとIBMは強調する。このSRAM密度向上は、オンチップメモリ帯域に依存するAIアクセラレータにとって特に重要である。

IBMは実験室レベルで、CMOSプロセスにおける超薄膜誘電体接合の検証、積層デバイス間のデュアルチャネルエンジニアリング、および期待通りのスイッチング動作を示すCMOSインバータの実証に成功しており、このアーキテクチャの物理的な実現可能性を確認している。

プロセス技術面では、ニューヨーク州オールバニの研究ラインでASML、ラムリサーチ、東京エレクトロン、SCREENと協力し、高NA EUV（High Numerical Aperture EUV）装置の設置を進めており、オングストロームノードのパターニング向けに新しいメタルオキサイドレジストを評価中。デバイス面では、NanoStackが上下層を分離することで、新しいチャネル材料や誘電体を層ごとに導入しやすくなり、新材料導入の長いリードタイムを短縮できるとしている。

IBMのシリコン技術研究開発担当VPである胡明（Huiming Bu）氏は、NanoStackを「チップを完全に3次元にスケーリングする新しいパラダイム」と評し、ナノメートルからオングストロームへの移行により、ロジックの進歩を「あと10年」もたらすと述べた。量産化については、IBMは現在日本のパートナーRapidusと2nmナノシートプロセスの製造を進めており、NanoStackはサブ1nmノードでナノシートに代わる主流アーキテクチャとして、早ければ5年以内の生産開始を見込んでいる。

同社は、NanoStackを汎用ロジック技術と位置付けており、CPU、GPU、モバイルSoC、SRAMアレイへの応用を想定。特にAIとデータセンターにおいて、性能対消費電力の向上が急増するAI需要に対応する鍵になるとし、SRAM密度向上によりトレーニングと推論のデータ移動オーバーヘッドを削減できるとしている。