AMD Advancing AI 2026：与AMD的Alan Smith探讨CDNA5架构

在AMD Advancing AI 2026大会上，AMD公司研究员兼数据中心GPU首席架构师Alan Smith接受了Chips and Cheese的专访，全面解读了全新CDNA5架构的技术革新。CDNA5是AMD Instinct GPU系列（包括新发布的MI455和Helios）的核心架构，相比前代CDNA架构，实现了从底层到上层的彻底重构。

从GCN到RDNA的架构迁移

最显著的变化是CDNA5放弃了自2012年Tahiti时代延续的GCN架构基础，转而基于RDNA架构重新设计。Alan Smith指出，这一决策源于对现代架构的需求：GCN遗留的缓存系统和执行引擎（如工作调度、波前排序、指令发射等）已无法满足效率提升要求。通过融合RDNA的先进特性，AMD得以整合GPU产品线路线图，使游戏（RDNA）和数据中心（CDNA）架构在AI计算方面实现协同优化——例如，游戏中的神经渲染和超分辨率技术正越来越多地依赖AI，而数据中心AI工作负载也能受益于统一的底层设计。

HPC与AI的双芯片策略

针对HPC（高性能计算）和AI工作负载的差异，CDNA5采用了创新的计算小芯片（Compute Chiplet）分拆方案。两种小芯片共享相同的WGP（工作组处理器）基础架构，包括矢量寄存器文件、LDS、缓存、前端调度器和矢量ALU，唯一区别在于数值计算单元：HPC小芯片保留完整的IEEE 754双精度浮点单元，满足传统仿真需求；AI小芯片则通过最大化矢量和张量操作吞吐量来优化AI推理与训练。这种设计利用了AMD的chiplet架构优势，无需在单一芯片上妥协，同时保持软件和硅片层面的高度复用。

SIMD与波前模型的进化

CDNA5将每个计算单元（CU）的SIMD单元从四个SIMD16（执行Wave64指令，每四周期一条）改为四个SIMD32（执行Wave32指令，每周期一条），并彻底淘汰了Wave64支持。Alan解释，Wave64虽在某些场景能提升指令效率，但带来的分支分歧和寄存器压力更大；根据AMD的工作负载追踪，Wave32在绝大多数情况下性能更优。放弃Wave64后，芯片面积和功耗得以用于改善常见场景性能。此外，CDNA5的SIMD内部仍保留了用于提高VOP2双发射速率的额外ALU单元，确保单周期指令吞吐量达到32次操作。

寄存器与缓存体系的重构

为缓解寄存器压力，CDNA5将每个波前可寻址的矢量寄存器（VGPR）数量从256提升至1024，使波前能够更充分地利用大寄存器文件，减少溢出。物理寄存器文件总量为每WGP 1024个VGPR，相比RDNA3/4有所减少，但Alan表示这一容量是根据CDNA5目标工作负载的寄存器行为精确定制的。

缓存架构的变革更为彻底。CDNA5不再使用CDNA3/4中的私有L1、每XCD的L2以及作为粘合剂的Infinity Cache。取而代之的是在每个基础芯片（Base Die，称为FCD）上集成一个大容量全局L2（GL2）缓存，作为客户端侧缓存（client-side cache）。每个基础芯片上的GL2可缓存所有全局地址，而同一基础芯片内的所有着色引擎（Shader Engine）共享该GL2，实现了跨8个着色引擎的L2数据复用。双基础芯片之间通过14 TB/s双向的片间互联（die-to-die）保持缓存一致性，带宽足以支持各芯片独立访问全部HBM内存带宽（NPS1模式）。这一设计显著降低了跨芯片访问延迟，并提升了全局原子操作的吞吐量。

总结

CDNA5代表了AMD数据中心GPU架构的一次根本性革新。通过拥抱RDNA基础、引入计算芯片分拆、废弃Wave64、扩大寄存器并重构缓存层次，AMD在AI和HPC工作负载上实现了更高的效率与性能。随着MI455和Helios的推出，CDNA5将为下一代AI基础设施提供强劲动力。